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基于FPGA和NAND Flash的便携式高速信号采集系统的设

0 小序

跟着今世检测技巧和科技水平的高速成长,旌旗灯号采集技巧的利用范围越来越广泛[1]。与此同时,对旌旗灯号采集系统的采集精度、采样率以及便携性等设计需求提出了更高的要求。现场可编程门阵列(FPGA)具有逻辑门充沛、时钟频率高、速率快、效率高和IP核富厚等特征,使其成为高速旌旗灯号采集系统设计的一个有效手段[2-3]。针对当前旌旗灯号采集系统的设计需求,本文主要先容若何前进旌旗灯号采集系统的采样率和便携性。

今朝,旌旗灯号便携式旌旗灯号采集系统采样率低主要受限于旌旗灯号采集系统的传输速率和处置惩罚速率不够。查阅近几年的相关文献,基于FPGA的旌旗灯号采集系统主要有以下两种设计规划:规整洁,采纳FPGA作为逻辑节制模块,搭配ADC采集模块和USB2.0传输模块[4];规划二,同样采纳FPGA作为逻辑节制模块,搭配DDR2/DDR3模块对ADC模块采集的数据进行高速缓存[5-6]。规整洁受限于USB的传输速率其采样率较低[7-8];规划二虽然可以达到较高的采样率,然则具稀有据易掉、存储容量小的问题,便携性不够[9]。

针对以上问题,本文结合今朝NAND Flash高速存储的特点,提出了便携式高速旌旗灯号采集系统的设计规划。该设计的关键在于使用存储芯片写入速率快、数据总线可复用等特征,使ADC采集到的旌旗灯号采纳DMA要领存入存储芯片中。其次,该设计设置设置设备摆设摆设LCD显示屏,用于旌旗灯号的实地查看,削减了上位机的设置设置设备摆设摆设。系统满意长光阴、多批次的旌旗灯号采集。

1 系统总体设计规划

根据功能和道理,该系统分为4个模块:基于FPGA芯片的逻辑节制模块、以ADC芯片为主的数据转换模块、以NAND_Flash芯片为核心的高速数据存储模块以及LCD触摸显示屏模块,如图1所示。

系统基础事情道理:首先,模数转换模块在接管到模拟旌旗灯号后,将旌旗灯号转换为数字旌旗灯号并发送到FPGA逻辑节制模块中的FIFO中;其次,FPGA逻辑节制模块采纳直接存储器存储(Direct Memory Access,DMA)模式将数据从FIFO中通报到NAND_Flash数据存储模块;然后,NAND_Flash模块结合其响应的内部布局以同步的要领进行高速数据存储;着末,将由LCD模块发送响应的指令,以必然速率读取数据,颠末FPGA进行必然的旌旗灯号处置惩罚,在LCD显示屏中显示。

2 硬件电路设计

2.1 FPGA逻辑节制模块

FPGA逻辑节制模块由ALTERA公司的EP4CE40F29C8N、EPCS64SI16以及海力士公司的H27U1G8F2B芯片组成。此中EP4CE40F29C8N为Cyclone IV系列FPGA芯片,该芯片最大年夜时钟频率为472 MHz,具有533个IO接口,满意系统设计所需的最大年夜时钟频率以及外设连接接口。逻辑节制模块由顶层设计部分、系统时钟与复位部分、采集节制部分、存储节制部分、LCD显示节制部分以及NISO II部分构成,此中顶层设计部分认真各个部分的连接以及逻辑节制模块与其他模块的接口。FPGA顶层道理图如图2所示。

在系统时钟与复位部分,由FPGA芯片系统时钟接口经由过程连接25 MHz无源晶振得到25 MHz时钟旌旗灯号,经由过程“PLL”IP核将25 MHz时钟旌旗灯号倍频为33 MHz、50 MHz、100 MHz以及200 MHz,以此作为系统的时钟电路。其次,孕育发生异步复位同步开释的系统复位旌旗灯号。

LCD显示节制部分由波形模块、数据缓存模块、LCD显示驱动模块和触摸屏指令接管模块组成。该部分供给接口将QSYS中的显示数据输出到DDR2缓存模块中;并为DDR2芯片和LCD显示芯片建立DMA通信机制,实现显示数据的输出。

经由过程QSYS系统集成开拓对象建立NIOS II片上嵌入式处置惩罚系统,认真旌旗灯号采集系统指令接管和法度榜样履行节制。NIOS II系统完成以下事情:(1)系统初始化法度榜样履行,监听LCD指令输入;(2)实现设置设置设备摆设摆设Flash芯片(H27U1G8F2B)的读写操作,设置设置设备摆设摆设Flash芯片中寄放显示模块中的背景图片、字体库以及采集历程中采集批次编号和采集数据存储的起止位置信息;(3)实现采集数据读取操作,并将采集的旌旗灯号数据转为波形显示数据;(4)认真系统各个外设驱动指令的输出。

2.2 模数转换模块

模数转换电路采纳AD9226作为转换芯片,该芯片是一款低功耗(475 mW)、高精度(12 bit)的高速模数转换芯片,其最高转换速度为65 MSPS,并且具有优越的信噪比(70 dB)。本设计中,旌旗灯号输入范围为1 V~3 V。该模块的采样时钟由FPGA逻辑模块供给,以达到对采样率的节制,本文中所有测试内容中采样率均为50 MHz,模数转换模块电路图如图3所示。

2.3 高速数据存储模块

为了匹配高速采样率,高速数据存储模块拔取SLC颗粒的NAND Flash芯片[10]。本设计选择Micron公司的MT29F256G08AUCABH3芯片,该芯片在同步状态下,引脚读写速率可以达到200 MT/s,并且在数据写入历程中采纳DDR模式,即在时钟的上升沿和下升沿均稀有据写入。经由过程对其数据手册的阐发,因为NAND Flash必要进行PROGRAM PAGE 操作,是以该芯片写入1页数据(8 KB)大年夜约必要400 μs。在该光阴段内,AD旌旗灯号采集模块采集数据4×104 B,弘远年夜于NAND Flash存储数据,无法满意系统的设计需求。斟酌到NAND Flash芯片在同步写入历程中加载8 KB数据必要40.96 μs,模数转换模块采集8 KB数据必要81.92 μs。影响系统存储光阴的主要身分是NAND Flash的编程光阴(350 μs)。

针对这一问题,本设计结合MT29F256G08AUCABH3的存储布局特征,如图4所示。该芯片内部具有8个LUN布局,且当一个LUN处于编程状态时,其他LUN可以进行读写以及编程。根据这一特点,本设计将其内部的8个LUN芯片采纳流水线要领排列,依次进行数据的存储操作,如图5所示。当采集数据达到8 KB,处于写筹备状态的LUN开始以DDR要领进行数据写入。完成1页数据(8 KB)的写入后,后一LUN进入写筹备状态,等待未存储数据再次达到8 KB。以此要领进行轮回,当第8个LUN完成写操作时,第一个LUN完成编程历程,处于余暇状态可以进行写操作,图5所示为存储芯片流水线事情模式。

2.4 显示模块

在系统的显示模块,选用一款具有800×480分辨率和数字接口驱动的7英寸LCD液晶显示屏。显示屏的输出色彩旌旗灯号经由过程565的RGB并口数字旌旗灯号传输,搭配容量为512 MB的DDR2 SDRAM芯片用于缓存显示数据。系统显示模块的时钟频率为33 MHz。

除显示功能外,该模块同时肩负人机交互功能。使用触摸屏的特点,完成对全部系统的操作节制,削减键盘模块,使操作加倍简单。本设计采纳电阻式触摸屏,屏幕的x轴和y轴各有两条旌旗灯号线连接到触摸屏专用AD芯片上(本设计选择AW2083芯片),每次按触摸屏时,会在对应的x轴和y轴孕育发生一个阻值。在两条坐标轴的正负极之间加参考电压,当此中一条坐标轴的某一位置被触按,则这个位置和对应坐标轴的正负极之间的电阻会经由过程电压的形式反馈给ADC的输入端,孕育发生12 bit的AD量化值,AD芯片采集到的坐标数据与实际坐标值成正比,且为线性关系。图6所示为y轴坐标丈量等效电路图。

3 系统法度榜样逻辑设计

当系统上电后,系统进行初始化操作。FPGA读取设置设置设备摆设摆设NAND Flash芯片中系统的设置设置设备摆设摆设信息。获取显示模块的初始化界面并进行输出和显示,同时从设置设置设备摆设摆设芯片中获取存储模块下一存储地址。系统初始化完毕后,系统进入待机状态,并监听LCD显示模块的指令输入。

3.1 旌旗灯号采集流程

经由过程点击LCD模块中的“开始采集”按钮,触发旌旗灯号采集法度榜样。逻辑节制模块监听到旌旗灯号采集开始指令,系统进入旌旗灯号采集流程。

旌旗灯号采集流程:

(1)高速存储模块初始化,对上一批次停止的所在LUN的下一个LUN进行存储状态激活。

(2)逻辑节制模块发送模式转换模块使能旌旗灯号,同时向模数转换模块输入50 MHz时钟旌旗灯号。

(3)模数转换模块开始事情,将输入的模拟旌旗灯号以50 MS/s的转换率转换为12 bit的数字旌旗灯号,并输出到逻辑节制模块。

(4)逻辑节制模块接管到12 bit后,将其左移4位与当前采集批次的4 bit二进制值相加孕育发生一个16 bit存入FIFO中。FIFO设置为输入旌旗灯号16 bit,频率50 MHz;输出旌旗灯号为8 bit,输出旌旗灯号频率为400 MHz;深度为4 096 words。

(5)当FIFO状态为“FULL”时,逻辑节制模块向高速数据存储模块发生写指令,向FIFO发送读指令,系统开始以DMA的要领将数据从FIFO中发送到高速数据存储模块。

(6)当完成page数据的存储后,逻辑节制模块关闭FIFO读使能。高速数据存储模块激活下一个LUN的存储状态,重复步骤(5)~(6)。旌旗灯号采集流程图如图7所示。

3.2 旌旗灯号采集竣事流程

LCD显示模块中的“采集竣事”按钮被触发,逻辑节制模块等待数据采集流程中步骤(6)履行时,关闭高速数据存储模块、模数转换模块使能,将当前采集批次编号和对应数据存储的起止位置存入设置设置设备摆设摆设信息存储Flash中。系统进入待机状态,监听LCD显示模块的指令输入,同时LCD显示模块初始化界面。

3.3 波形显示流程

LCD波形显示按钮触发后,界面切换到采集批次选择界面,经由过程点击选择对应批次的波形显示,进入波形显示操作流程。

波形显示流程:

(1)逻辑节制模块从设置设置设备摆设摆设Flash中读取响应批次数据采集的存储起止位置。

(2)读取高速存储模块中对应地址的数据,写入波形节制IP核中。波形节制模块认真节制LCD波形窗口节制,并将采集数据值存到双口RAM中,同时认真输出波形点显示坐标位置和波形显示时钟频率。

(3)将波形节制模块中的数据输入到LCD显示模块中的DDR2芯片中。

(4)LCD显示屏中,读取DDR2中的数据,进行显示。

(5)当对应批次的所稀有据读取完毕后,波形显示流程停止。

3.4 高速数据存储节制流程

高速数据存储节制法度榜样主要分为采集数据写流程和显示数据读流程。本设计中,采集数据写流程采纳同步写入要领,事情频率为200 MHz;显示数据读流程采纳异步读取要领,事情频率为50 MHz。

(1)高速数据写流程:①NAND Flash芯片激活同步读写状态;②从逻辑节制模块获取写入页地址;③向NAND Flash发送写操作敕令;④向NAND Flash写入写操作地址;⑤NAND Flash等待数据写入使能;⑥接管到逻辑节制模块发送的写使能,开始写入数据;⑦当数据写满一页时,该LUN进入编程状态,同时从逻辑节制模块获取下一个LUN的存储地址,重复步骤③~⑦。

(2)高速数据读流程:①NAND Flash芯片激活异步读写状态;②从逻辑节制模块获取读取页地址;③向NAND Flash芯片发送读操作敕令;④向NAND Flash写入多操作操作地址;⑤读取NAND Flash数据发送到逻辑节制模块中;⑥当数据读完一页后,重复步骤②~⑥。

4 实验测试

测试平台由超声发射电路、超声接管电路、超声探头和有焊缝的金属薄板构成。超声探头发射2.5 MHz的超声旌旗灯号到金属薄板。当超声旌旗灯号到达焊缝部位时,旌旗灯号发生部分或整个反射,孕育发生回波旌旗灯号。旌旗灯号采集系统经由过程超声接管电路采集回波旌旗灯号,颠末逻辑节制模块处置惩罚后,写入存储模块。同时,颠末处置惩罚的数据经由过程LCD显示屏进行显示。图8为旌旗灯号检测系统输出波形。比较两个波形发明,系统能够以50 MHz的采样率进行优越的采样。图9和图10为继续采样数据波形输出,实现了继续多批次旌旗灯号采集。

5 停止语

本系统经由过程AD9226高速模数转换模块,将采集到的模拟旌旗灯号转换为数字旌旗灯号,颠末FPGA存储到大年夜容量NAND Flash中,并在LCD显示屏中显示波形。在实际利用中,该系统能够进行持续长光阴的多批次高速旌旗灯号采集,并具有小型化、易于携带的特征。

参考文献

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